在近日舉辦的北美技術(shù)論壇上，臺積電首次公開了N2 2nm工藝的缺陷率(D0)情況，比此前的7nm、5nm、3nm等歷代工藝都好的多。
臺積電沒有給出具體數(shù)據(jù)，只是比較了幾個工藝缺陷率隨時間變化的趨勢。
臺積電N2首次引入了GAAFET全環(huán)繞晶體管，目前距離大規(guī)模量產(chǎn)還有2個季度，也就是要等到年底。
N2試產(chǎn)近2個月來，缺陷率和同期的N5/N4差不多，還稍微低一點，同時顯著優(yōu)于N7/N6、N3/N3P。
從試產(chǎn)到量產(chǎn)半年的時間周期內(nèi)，N7/N6的綜合缺陷率是最高的，N3/N3P從量產(chǎn)開始就低得多了，N5/N4情況更好，從試產(chǎn)開始就明顯更低。
N2如果能延續(xù)N5/N4的趨勢，前景無疑是非常光明的。
臺積電還指出，一種工藝的缺陷率能否快速降低，除了取決于本身的設(shè)計和技術(shù)，也要看制造芯片數(shù)量、產(chǎn)能規(guī)模，越多越大就越容易發(fā)現(xiàn)缺陷并改進。
臺積電N2已流片的芯片數(shù)量就明顯更多，也是其能夠快速降低缺陷率的關(guān)鍵原因。
